第6章 时序逻辑电路
6.1 复习笔记
本章首先介绍时序逻辑电路的基本概念，然后介绍其分析和设计方法。在明确基本概念和方法之后，又介绍了逻辑设计中常用的典型时序电路模块，最后也介绍了简单时序可编程逻辑器件GAL。通过本章学习，应重点掌握时序逻辑电路的基本概念和表达方法，尤其是同步时序电路的分析和设计方法。移位寄存器、计数器等典型时序逻辑电路模块的结构、工作原理也应能熟练掌握与运用。
一、时序逻辑电路的基本概念与分类
1时序逻辑电路的基本概念（见表6-1-1）
表6-1-1 时序逻辑电路的基本概念
2时序逻辑电路的分类（见表6-1-2）
表6-1-2 时序逻辑电路的分类
二、同步时序逻辑电路的分析
1分析同步时序逻辑电路的一般步骤
（1）根据同步时序电路列出激励方程组、转换方程组和输出方程组。
（2）根据转换方程组和输出方程组列出电路的转换表或状态表，画出状态图或时序图。
（3）确定电路的逻辑功能。
三、同步时序逻辑电路的设计
1设计同步时序逻辑电路的一般步骤
设计同步时序逻辑电路的一般过程如图6-1-1所示。
图6-1-1 同步时序电路的设计过程
（1）由给定的逻辑功能建立原始状态图和原始状态表
通常，所要设计的时序电路的逻辑功能是通过文字、图形或波形图来描述的，首先必须把它们变换成规范的状态图或状态表。
具体做法如下：
①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。同步时序电路的时钟脉冲CP或一般是不作为输入变量考虑的。
②找出所有可能的状态和状态转换之间的关系，建立原始状态图。
③根据原始状态图建立原始状态表。
（2）状态化简
状态化简是指将原始状态图或原始状态表中的多余状态去除，目的是减少电路中触发器及门电路的数量，但不能改变原始状态图或原始状态表的逻辑功能。
状态化简建立在等价状态的基础上：如果两个状态作为现态，其任何相同输入所产生的输出及建立的次态均完全相同，则这两个状态称为等价状态。凡是两个等价状态都可以合并成一个状态而不改变输入-输出关系。
（3）状态分配
对每个状态指定一个特定的二进制代码，称为状态分配或状态编码。
①要确定状态编码的位数。
同步时序电路的状态取决于触发器的状态组合，触发器的个数n即状态编码的位数。n与状态数M一般应满足关系：2n－1＜M≤2n。
②要对每个状态确定编码。
选取的编码方案应该有利于所选触发器的激励方程及输出方程的化简以及电路的稳定可靠。
状态分配完成，则可将简化状态图和状态表中的字符替换为状态编码。
（4）选择触发器类型
①小规模集成电路的触发器产品，大多是D触发器和JK触发器。由于单个JK触发器具有较强的功能，选择它有时可使设计灵活方便。
②中规模集成电路大多已组成为功能模块，对于电路设计来说已无选择余地。
（5）确定激励方程组和输出方程组
根据状态分配后的状态表，用卡诺图或其他方式对逻辑函数进行化简，可求得电路的激励方程组和输出方程组。
（6）画出逻辑图，并检查自校正能力
按照前一步导出的激励方程组和输出方程组，可画出接近工程实现的逻辑电路图。
有些同步时序电路设计中会出现没有用到的无效状态，上电后可能陷入无效状态不能退出。因此，最后一步应检查电路是否能进入有效状态，即是否具有自启动能力。
四、异步时序逻辑电路的分析
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