我们一起来说说芯片设计制造什么的吧?貌似这个行当最领先的技术已经是被米国把持多年。做设计工具的主流公司cds，snps, mentor，做微机处理器的intel，amd，手机的qc，bc，做可编程器件的xilinx, altera,cypress,lattice，做模拟器件的ns，adi 以及各类电路的顶级公司，几乎无例外的植根于那个万恶的美帝。
只有少数分支行业被别人抢去风头，比如做存储器的三星已经超越美光，做外包生产的台湾几个大厂占据了大部分份额，做嵌入处理器的arm是英国公司。在这些大佬攫取电子行业最大利润的同时，无数的创投小公司也在不断涌现，妄图分享一点。
搞电子行业的毕业生如果学历够硬，本事到家，出了校门就踏入这样企业，不仅起薪会是普通民企工程师的2-3倍，而且能有机会靠内部调动到邪恶的对面生活，让自己的后代跟各种二代们一起为解放全人类从小开始消耗敌对势力的资源。这是许多连护照都不知道是啥的农工父母费劲毕生心血培养的理工科子女能实现的最高目标。即使运气没那么好，一直在国内一线城市做普通工程师，也能在不奢求房子的前提下过个尚可的生活。
除了美帝的公司，剩下的就是欧日韩的公司了。欧洲的半导体厂，除了arm，其他的都是在走下坡路的，ST，infineon，nxp都在不断削减失去竞争力的部门。分离出来的部门单独成立的公司，似乎没有一个过上好日子的。
当然如果有幸碰上这些公司还招聘，进去混混也不错，至少会有个入职培训，可以出门看看蓝天白云，鬼佬放假，自己也可以偷偷懒，爽一天是一天，哪天裁员或者关门了，也能捞到不少遣散费。如果不是美国跟亚洲的工作狂这么多，他们这些欧洲懒鬼的生活，还是很让人向往的，可惜好日子总会到头的。
说到半导体，不能不说说每次都被用来宣泄民族情绪的那个邻居，在pc时代前，美帝在电子行业只是个小跟班，带头大哥是隔壁的鬼子，世界上大部分家用电器以及里边的组件都是那里生产的。半导体产值是全球6成。所有大的集团，基本都有半导体部门，日立，三菱，松下，三洋，索尼等等的产品线，几乎覆盖所有强弱电领域。
现在这些公司虽然也还有几项绝活，但是对时代变革反应慢了一拍，只能交出老大的位置了。现在他们想再线当年的风光，恐怕是没可能了。鉴于现在那个倒霉国家又被用来当撒气筒，估计这些公司近期也会更惨淡。至于在这些公司就职，相比欧美的，可能舒适度跟薪水略差一点，但还算是亚洲公司里最好的，只不过要担心革命青年来革自己的命，当然也可能下次找人撒气会找其他倒霉蛋，貌似以前法国也被当过撒气筒吧，老夫健忘，请指正。
韩国的就一个三星，以前还有个现代是这个行当的，对高丽棒子没多少了解，只关心他们谁的脸整的邪乎，哈哈
前面讲了点电路制造的格局，要把这些东西做出来，还需要设备的支持。就像现在做汽车的厂家不少，但是能生产焊接机器人的公司没几个一样，国内，包括蒋匪区虽然有些大型芯片制造厂，但是主流生产设备，像是光刻，刻蚀，外延，注入，测试封装等前后端生产设备，基本被美日荷兰垄断。
美国的那个应用材料公司，占据了刻蚀，外延，注入等工序所需设备材料的大部分份额，也是长期的行业老大，做光刻机的三个大厂，两个是兼做照相机隔壁鬼子，一个是荷兰的，测试机台也都是鬼子的Teradyne和Advan，当然agilent也有几个在用。
我对这些设备完全是外行了，但是只要是做过测试程序，到机台上调过芯片批量测试的都会有印象，那里的机器都按小时收费，一小时的机器费用定的上一个人几个星期工资了。测试设备还算是这些东西里边的低档货，可见其他设备得是个什么价值了。
这个设备生产可以说是电子行业里边唯一的暴利行业了。不过暴利总有他存在的依据，要倒腾出这种玩意，光靠编几个代码，画几个连线，拧几个螺丝是完全没戏的。这些东西里边汇集了很多物理类基础科学的新应用，只想着赚钱心浮气躁的群体是绝无可能搞出这种玩意的。
看看现在大学里搞应用类专业的都肥的冒油，搞基础科学的都苦逼挨饿，学这种苦行僧专业的学生要末投靠敌对势力，要末只能被迫转行。就知道在这种需要真正前沿科技的行业里，我们有多大差距。当然现在国内也有国资性质的厂在研制这些玩意，不过貌似还不能配到高端生产线上吧。
这类公司在中国基本是没什么开发中心和制造厂的，这是他们留着勒索我们的老本，这个如果被我们也山寨来了，他们就彻底要退出整个行业了。当然他们在这里会招点销售，技术支持啥的，我没有什么熟人有幸混这个行业，有见识的可以来讲讲。
我只记得上学的时候有个美国公司到学校招大3学生去做培训生，说培训2年跟着设备卖回来，唯一要求是托福630分，可惜我们那里的土包子没有符合这个要求的。现在看要是早些年努力一把，也许当个几千万美金机器的维修工，应该会比当个什么芯片工程师混的好些。
下面来讲讲电路设计公司里边各个角色的分工以及可能的职业命运
先讲讲国内集成电路设计公司里需求最普遍的数字电路工程师了
为了明了，先拿一个招聘启事来说事。
Senior ASIC Design Engineer
Responsibilities:
Work with a team of hardware and software engineers to define the high-level architecture
Share in definition of micro architecture of next generation ASIC
Own RTL design for portions of the chip, contribute to Design Verification and Synthesis
Active role in Static Timing analysis, floor-planning, IP selection and all aspects of ASIC implementation
System level validation in FPGA environment, device and system bring up and qualification
Qualifications:
10+ years of experience in high-performance design / micro-architecture
10+ years of experience in Verilog RTL development experience in a CPU/SOC and ASIC environment
Must have a strong background in all aspects of ASIC implementation, especially with Synthesis flow, Static Timing Analysis, Floor-planning and I/O ring design
Understanding of L2 Ethernet switching protocols (VLAN, Broadcast/Multicast), PCI Express and Storage protocols are desired
Experience with FPGA implementation flows is a plus
Strong problem solving and debugging skills
Experience with silicon and system bring up
Excellent communication skills
Candidate will likely have an MS EE with 10+ years of experience
可以看到这个是招聘高级工程师的广告，这里比较清楚的定义了一般数字电路工程师要做的事情，包括系统层次的软硬件划分，模块定义，IP核选用，HDL代码编写，验证，综合，时序分析，系统原型验证等庞杂的事物，当然这是对带头大哥的要求，刚进门的小弟，一般都是从其中的一样开始做起。招收的初级工程师，一般只要求会些HDL代码，会几种总线协议，懂一点算法知识，能把确定了算法功能的模块用HDL代码写出来，做简单的仿真。
日常工作中，逻辑设计工程师需要打交道最多的，就是HDL文本编辑器跟逻辑仿真器，当然还要写相关的文档，需要配合工作最多的人，除了领头的大哥，就是负责算法设计的人和负责验证的人。单纯的模块逻辑设计，可以说是集成电路设计环节中门槛最低的一个，基本上有门级数字电路知识，会写Verilog，能看懂英语，就可以劳动了。所以这个队伍里，会有一些连pn节是啥都不清楚的人做，而且完全能够胜任。
这个工作干一段时间，基本感觉就是一部翻译机，把matlab或者C代码翻成Hdl，然后挂在总线上，想工作上有些突破，无非就是再接触一些系统层面的或者物理实现以及dft的东西，向前面所说高级工程师发展，或者有人凭着熟练的编码去转行做FPGA开发，然后变身应用工程师以及销售，当然也有极少人变成倒卖EDA工具的贩子。基本来说这个工作需要2-3年就可以完全熟练，之后就是高产操作员了。一般公司开的职位工资从毕业生到高级工，在6-20k之间。当然领导级的不在此列。
对于还在梦想进入这个职业的人，可以熟悉一下技能跟工具。
Verilog VHDL编码
linux基本操作，emacs，gvim编辑器使用
questasim，incisive，vcs仿真器使用
perl，tcl脚本语言
各种总线协议，音视频通信算法大体了解，ARM/MIPS处理器基本知识
再来看看逻辑综合工程师的工作，以下是工作描述以及入职要求。
Job Requirements and Qualification
You must have a BSEE or MSEE with at least 5+ years of applicable experience. Demonstrate successful results for multiple ASIC programs, is required. Strong written / verbal communication skills are a must, as you will be working, influencing and collaborating with teams in distributed locations. You will need to be very organized with solid understanding of Synopsys and Cadence design tools and flows.
Minimum Requirements:
SOC level Synthesis / STA.
Experienced with Verilog/VHDL digital design
Hands on experience with constraints development
Hands on experience with Synopsys design compiler and ICC
SoC implementation experience such as full chip level synthesis Pre-P&R timing closure
Hands on experience with Spyglass rule checking, netlist equivalence checking, and gate-level simulations
Experience with various synthesis options to optimize the power of the Design.
Work with Place and Route peers for timing closure
Good Knowledge of Static Timing Analysis and Place and Route.
Familiarity with various interface technologies including MIPI, USB, I2C, GPIO, DDR etc
Familiarity with ASIC design flows for deep sub micron technologies
Familiarity with FPGA design flow is plus
Preferred Requirements:
Familiarity with image processing is a strong plus
Responsibilities
In this role, the candidate will work with designers and understand the complexity of the blocks and interfaces. A candidate will work with the ASIC design team and will participate in the development of netlist generation fromsynthesis. A candidate will also support the design team to do simulations .
Responsibilities include: reading the RTL code. Generating chip level timing constraints. Validating the RTL inputs. Analyzing the power for the design and optimizing for speed/area/power. Understand and drive the pre-synthesis chip-level timing to ensure that synthesis and layout level timing and other specifications can be achieved.
Support chip level verification and physical design timing closure.
这个工作只有一个目的，就是把HDL代码变成网表，这个对于做FPGA来说大多时候就是按一下就自动生成了，对芯片这事做起来并不像说的这么轻松，首先要清晰了解整个芯片的时钟复位电源系统，写出约束文件，把HDL代码用工具转换为netlist，并且分析时序报告，比较网表与代码的逻辑一致性，有些dft插入工作也要在这里完成。
这个工作除了要求熟悉电路本身的结构外，主要要求对综合工具有深入了解，并对选用的工艺熟悉。不同的综合策略，得出的网表结果跟所费时间是有差异的，许多年来DC一直是首选工具，每出一个新版本，综合工程师都要看看有什么新搞法。
这个职位虽然需要写的代码没有逻辑设计验证那么多，但是一般的设计都要来回综合很多次，大芯片每次所费时间又长，等待的也是很让人痛苦。这个工作需要打交道最多的人是逻辑设计人员跟物理设计人员。
这个职位相对来说属于整个数字流程中要求比较高的岗位，除了对工具的熟悉，一般也要求熟练使用脚本语言。这个岗位基本不会招收刚毕业的学生，大部分是公司内部做逻辑设计的人自学一下然后转岗专门搞这个，一般国内公司里边专业做综合的人数量很少，所以这些人跳槽的话公司都会加钱留住，当然这些人的责任也是重大的，如果芯片挂了，这些人是没法再老板那里交差的。这个岗位基本招聘的都是有些资历的工程师，一般工资都在15k以上。
当然这个职位想转行就比较难点，一般都是混时间久了变成公司的台柱子之一，或者去卖DC，不过貌似国内做DC使用培训销售的就那么几个人吧，不同城市的设计服务中心讲课的都是那个面孔。
来自21ic
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