DDR布线规则,layout工程师不得不懂的秘籍
随着现在电子产品的普及,DDR在电子产品中的用量越来越大,也越来越多。特别是智能化的浪潮中DDR的重要性就更加突出了,从最早期的DDR发展到现在的DDR5代产品了,频率也从100M-200M提升到峰值的7000M,而且还带来更低的功耗。
但是随着产品的升级迭代,对layout工程师也提出了越来越高的要求,因为电子产品越来越小型化低功耗的要求,所以元件封装越来越小,密度越来越高,势必让我们布线变得更加困难。所以为了产品能实现正常功能,就必须按照规则来布线,下面我们就来说说DDR的布线规则吧。
一般拿到一个带DDR的项目,我们首先是看看主控芯片和内存芯片的型号,然后在找到对应的规格书,因为一般规格书上面都有这部分的详细要求,然后我们就要把这些要求细化,再变成我们软件里面的规则,这样画出来的板子才能正常工作。原创今日头条:卧龙会IT技术
a .首先根据阻抗划分 100Ω±10%: 1.CK-P/CK-N
2.DQS0_P/DQS0_N DQS1_P/DQS1_N
3.CLK_P/CLK_N
b .单端阻抗 50Ω±10%:包括数据线,地址线等信号线。
然后还要有层别的规划,根据规格书:DQ0-7 与 DQS0 在同一板层
DQ8-15 与DQS1 在同一板层
阻抗和板层划分完之后就是要划分等长规则了,这个是最重要的部分,要严格根据手册来执行,这点非常重要。
1. DQS0_P/DQS0_N - (DQ0-7 (8根数据线的中间值)+200mil)<50 mil
2. DQS1_P/DQS1_N - (DQ8-15(8根数据线的中间值)+200mil)<50 mil
3. ∣CKP/N-(DQSP/N+200mil)∣<10 mil
4. ∣CKP/N-(地址/控制中间值+200mil)∣<100 mil
5. 差分对等长<10 mil
6. DQ0-7 差值<100 mil
7. DQ8-15 差值<100 mil
8. 地址/控制差值<200 mil
9. DDR到CPU线长=CPU内部线长+PCB线长
以上就是根据产品数据手册整理出来的布线规则了,然后我们就要根据自己使用过的软件,把这些规则输入到软件中,这样软件才能帮助我们优化设计。原创今日头条:卧龙会IT技术
一般情况下我们都是先确定时钟线的长度,再根据规则计算出其他信号线的长度。在走线的时候一定要控制好信号线之间的距离,不然后面做等长的时候就没有绕线空间了。不同组之间的信号线也要尽量保证3W间距规则。
需要注意的是这些整理的规则都是根据手册规定的,不同公司的产品和不同规格的产品也是有差异的,这些都需要工程师们根据实际情况自己把控。
原创:卧龙会 馒头
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